Rumah > Berita > Konten

BT81X (815/6) Advanced EVE Graphics Engine Parallel RGB Interface

May 09, 2019

Antarmuka paralel RGB terdiri dari 29 sinyal - DISP, PCLK, VSYNC, HSYNC, DE, 8 sinyal masing-masing untuk R,
G dan B.
Satu set register RGB mengkonfigurasi operasi LCD dan parameter waktu.
REG_PCLK adalah pembagi PCLK. Nilai standarnya adalah 0, yang berarti output PCLK dinonaktifkan. Kapan
REG_PCLK tidak ada 0 (1-1023), frekuensi PCLK dapat dihitung sebagai:
Frekuensi PCLK = Frekuensi Jam Sistem / REG_PCLK
Frekuensi jam sistem BT815 / 6 dapat diprogram. Beberapa kemungkinan frekuensi PCLK itu
Dukungan BT815 / 6 tercantum pada Tabel 4-11.
image

REG_PCLK_POL mendefinisikan polaritas jam, dengan 0 untuk tepi jam aktif positif, dan 1 untuk jam negatif
tepi.
REG_CSPREAD mengontrol transisi sinyal RGB sehubungan dengan tepi jam aktif PCLK. Kapan
REG_CSPREAD = 0, R [7: 0], sinyal G [7: 0] dan B [7: 0] berubah mengikuti tepi aktif PCLK. Kapan
REG_CSPREAD = 1, R [7: 0] mengubah jam PCLK lebih awal dan B [7: 0] jam PCLK nanti, yang membantu mengurangi
kebisingan switching.
REG_DITHER memungkinkan gundukan warna. Opsi ini meningkatkan penampilan setengah nada pada tampilan.
Secara internal, mesin grafis menghitung nilai warna pada presisi 8 bit; Namun, warna LCD
pada presisi yang lebih rendah sudah cukup.
REG_OUTBITS memberi lebar bit pada setiap saluran warna; standarnya adalah 8/8/8 bit untuk setiap warna R / G / B.
Nilai yang lebih rendah berarti lebih sedikit bit yang dihasilkan untuk setiap saluran yang memungkinkan dithering pada LCD presisi rendah
menampilkan.
REG_SWIZZLE mengontrol pengaturan pin warna output, untuk membantu rute PCB LCD yang berbeda
pengaturan panel. Bit 0 dari register menyebabkan urutan bit di setiap saluran warna menjadi terbalik.
Bits 1-3 mengontrol urutan RGB. Pengaturan Bit 1 menyebabkan saluran R dan B ditukar. Pengaturan Bit 3 memungkinkan
rotasi harus diaktifkan. Jika Bit 3 diatur, maka (R, G, B) diputar ke kanan jika bit 2 adalah satu, atau kiri jika bit 2 adalah nol.

image

image

REG_HCYCLE, REG_HSIZE, REG_HOFFSET, REG_HSYNC0 dan REG_HSYNC1 menentukan LCD horizontal
pengaturan waktu. Setiap register memiliki 12 bit untuk memungkinkan kisaran diprogram dari siklus PCLK 0-4095. REG_VCYCLE,
REG_VSIZE, REG_VOFFSET, REG_VSYNC0 dan REG_VSYNC1 menentukan timing vertikal LCD. Setiap
register memiliki 12 bit untuk memungkinkan rentang yang dapat diprogram dari 0-4095 baris.

image

image

image