info@panadisplay.com
Berurusan Dengan Kesalahan Salah Dalam Memeriksa Aturan Desain Hirarkis

Berurusan Dengan Kesalahan Salah Dalam Memeriksa Aturan Desain Hirarkis

Mar 01, 2018

Dengan perluasan skala sirkuit terpadu (IC), metode desain hirarkis telah menjadi mainstream desain IC. Karena alat verifikasi tata letak tambalan memproses data dari seluruh tata letak ke tingkat chip, verifikasi untuk tata letak IC modern sering membutuhkan lusinan jam, dan sering tidak dapat diselesaikan karena memori tidak mencukupi. Dengan cara ini, metode verifikasi tata letak hirarkis diusulkan, yang menggunakan struktur hirarki tata letak untuk memverifikasi unit yang berbeda masing-masing. Pengecekan aturan desain hirarkis (DRC) adalah alat penting dalam sistem verifikasi tata letak hirarkis. Dalam tata letak VLSI modern, ada banyak unit yang dipanggil berulang kali, sementara DRC hierarkis memeriksa semua jenis unit hanya sekali. Oleh karena itu, DRC hirarkis akan sangat mengurangi upaya pemrosesan dan mempersingkat waktu menjalankan DRC. Pada saat yang sama, karena hanya satu unit yang ditangani hanya setiap kali, persyaratan memori juga berkurang secara signifikan.


Selain itu, DRC terklasifikasi menempatkan kesalahan yang ditemukan di unit terkait dan memudahkan perancang untuk mengubahnya. Namun demikian, algoritma DRC hirarkis disajikan dalam literatur sekarang memiliki lebih banyak atau lebih sedikit pembatasan pada tata letak. Ketika berhadapan dengannya, akan ada serangkaian masalah khusus dari metode hierarkis. Di antara masalah-masalah ini, masalah palsu dan salah tampaknya sangat sulit. Untuk mengatasi masalah ini adalah sangat penting untuk aplikasi praktis dari DRC bertingkat.


Aliran singkat dari algoritma DRC hirarkis adalah: melintasi pohon panggilan unit di urutan belakang dan memecah set grafik DRC dari setiap unit yang tidak dicentang sebagai DRC pencar. Kumpulan grafik DRC dari suatu unit terdiri dari elemen-elemen berikut: grafik dari unit itu sendiri, abstraksi setiap sub unit sel, grafik yang dicakup oleh area tumpang tindih dari sub-selnya, dan grafik yang dicakup oleh area yang tumpang tindih. dari grafik unit dan sel sub. Menurut proses seperti itu, DRC hierarkis menghasilkan kesalahan palsu, terutama karena operasi grafis tidak sesuai dalam proses pembentukan rangkaian grafis DRC, yang mengubah bentuk asli grafik, dan unit itu sendiri memiliki grafik yang tidak lengkap. Dalam makalah ini, solusi yang sesuai dikemukakan.


1 Kesalahan salah yang disebabkan oleh operasi grafis yang tidak tepat

1.1 Ekstraksi unit ekstraksi

Dalam tata letak IC, sel dan dunia luar biasanya hanya terkena batas. Oleh karena itu, menggambar DRC dalam skala unit digunakan sebagai abstraksi unit untuk memeriksa apakah aturan desain dilanggar antara unit dan grafik eksternal. Abstraksi unit yang diekstraksi langsung dari cincin perifer sel (yaitu, operasi AND AND), mampu memenuhi pemeriksaan DRC dari grafik sekitarnya ketika ia dipanggil. Tetapi karena pemotongan akan mengubah bentuk gambar aslinya, mungkin menghasilkan kesalahan palsu saat memeriksa grafik abstrak. Seperti yang ditunjukkan pada Gambar 1 (a) ditampilkan dalam unit, unit pemotongan adalah abstrak seperti yang ditunjukkan pada Gambar 1 (b) dalam bayangan, ketika abstraksi oleh unit lain memanggil, sebagaimana tersebar DRC di unit panggilan, periksa lebar 2 grafik grafis asli untuk tidak salah, tetapi pada Gambar 1 (b) dari terpotong blok akan salah. Alasan yang sama, cek lebar cekung dari gambar 1 menjadi cek interval dari lapisan yang sama, dan tentu saja itu lebih salah lagi.

1.png



Dari mana alat operasi grafis dan alat DRC yang tersebar tidak mengenali kasus unit ekstraksi pola, abstrak kita harus mengadopsi cara baru: selama ada penurunan dalam cincin unit grafis, grafik dari unit pengambilan untuk mempertahankan yang asli grafik abstrak, gambar 1 (c) diekstraksi dengan cara ini unit abstraksi, yang berisi grafik 1 lengkap dan grafik 2, dibangkitkan tidak akan lagi menyebabkan kesalahan salah.


1.2 Gambar di bawah overlay

Jika sel memiliki grafik secara mendalam (atau tumpang tindih), jika sub selnya tumpang tindih, grafik bagian dalam sel sub dapat melanggar aturan desain dengan dunia luar, jadi kita perlu mengedepankan grafik satuan yang tumpang tindih untuk memeriksanya. . Karena alasan yang sama, kita tidak boleh mengubah bentuk grafik asli ketika grafik sub sel di bawah grafik unit ekstraksi ditutupi, dan grafik sub unit tertutup oleh area tumpang tindih dari sel sub, jika tidak, itu juga akan menghasilkan kesalahan salah.

2.png

Gambar 1 dalam Gambar 2, gambar A, masuk jauh ke dalam subunit B, tumpang tindih antara bagian B dan C, memperbesar bagian tumpang tindih dari ukuran DRC, seperti yang ditunjukkan dalam garis putus-putus grafik, saat menggambar grafik di bawahnya penutup, seharusnya keseluruhannya, daripada bagian yang dipotong oleh garis putus-putus. Oleh karena itu, grafik 2, 3, dan unit C dari unit B lengkap harus diekstraksi dan dimasukkan ke dalam kumpulan grafik DRC unit induknya A.


2 Kesalahan salah yang disebabkan oleh grafik unit yang tidak lengkap

Untuk berbagai pertimbangan desain, dapat memungkinkan elemen grafis yang tidak lengkap, seperti bus atau setengah lubang pada unit itu sendiri karena DRC akan mengeluh, tetapi unit dinaikkan, dengan menggabungkan dengan grafik lain, dan tidak ada kesalahan. Seperti yang ditunjukkan pada Gambar 3. Jelas, ini adalah kesalahan yang salah. Adanya situasi semacam itu membawa masalah besar ke DRC hirarkis yang diproses oleh unit. Ini memaksa DRC hirarkis untuk mempertimbangkan sel dan lingkungan panggilannya bersama.

3.png


Dalam hal ini, langkah-langkah berikut ini dikemukakan:

(1) Unit transformasi grafik kesalahan ke tingkat chip, menghapus grafis terkait sekitarnya, lagi-lagi dipukuli DRC, karena grafis yang salah dan grafis terkait sangat kecil dibandingkan dengan jumlah tersebar ke total level chip grafis, sehingga pemrosesan kecepatan dari DRC bisa. Hasil akhirnya adalah menyingkirkan hasil DRC yang salah.

(2) Di dalam chip, di mana unit pertama kali muncul, unit dimasukkan ke dalam satu set grafik DRC yang awalnya digunakan untuk pemeriksaan pencar, dan panggilan kemudian diabstraksikan. Pecahkan seluruh tata letak tata letak untuk DRC, seperti yang ditunjukkan pada Gambar 4. Ini sebenarnya adalah varian dari DRC hirarkis, yang menempatkan semua unit dalam level chip untuk diproses, dan menggali bagian yang berulang untuk mengurangi beban kerja DRC. Pada saat yang sama, ia memeriksa lingkungan chip di sekitarnya pada level chip. Metode ini cocok untuk menangani aturan tata letak dan tumpang tindih reguler.

(3) Dalam tata letak yang sebenarnya, karena grafik yang tidak lengkap di hampir semua unit di sekitar unit dalam unit dan abstrak grafis abstrak, akan berada di unit setiap kali ketika memanggil lingkungan sekitarnya dengan inspeksi, oleh karena itu, dapat dilakukan dalam pemeriksaan datar pada setiap unit set angka DRC, yang tidak melibatkan unit yang merupakan unit abstraksi dalam grafik DRC di sekitarnya akan dinaikkan dalam unit, itu dapat mengurangi kesalahan palsu yang dihasilkan, tetapi membutuhkan alat-alat komputasi grafis dan alat DRC dapat menyebar di mana pengenalan pola dari.

4.png


(B) Setiap unit dalam tata letak grafik DRC tingkat chip, seperti bagian bayangan diagram, di mana B-1, C-1, D-1 adalah tampilan pertama dari unit B, C, D.

Gambar 4, tata letak grafik chip DRC hirarkis untuk berbagai varietas


Metode di atas memiliki keterbatasannya sendiri. Jika kita menggabungkan metode tata letak pohon terbalik yang ditunjukkan pada Gambar 5, kita mengintegrasikan (2) dan (3) dua cara, mempertimbangkan berbagai faktor lingkungan chip pada tingkat chip, dan melaksanakan DRC hirarkis, yang dapat memecahkan kesalahan pseudo dengan lebih baik. masalah. Pohon layout terbalik mencatat hubungan panggilan unit di semua tingkatan, dan dapat digunakan untuk menemukan lingkungan panggilan unit. Sebagai contoh, untuk tata letak tata letak gambar 5 (a), pohon tata letak terbalik dari unit D, seperti 5 (b). Ini menunjukkan bahwa unit D disebut dua kali dalam B dan 3 kali dalam C. Dalam chip A, sel D langsung dipanggil oleh A untuk 3 kali, sebagai sub unit B dan C, dan secara tidak langsung dipanggil oleh A untuk 7 kali . Oleh karena itu, pada tingkat A, unit 10 D muncul di seluruh chip. Untuk menghilangkan kesalahan palsu yang disebabkan oleh grafik yang tidak lengkap, unit harus dipertimbangkan dalam level chip bersama dengan lingkungannya. Penggunaan DRC hirarkis dapat meningkatkan efisiensi, terutama berdasarkan lingkungan panggilan beberapa unit dalam tata letak desain hirarkis. Misalnya, meskipun unit D disebut 10 kali dalam chip A, hanya dua kasus yang berdekatan dalam skala pemeriksaan DRC yang berdekatan dengan D atau berdekatan dengan E. Oleh karena itu, hanya dua kondisi ini yang harus diperiksa sebagai lingkungan dari D.

5.png


(unit D dipanggil sebagai subunit B1 dan B2. Sebagai sub unit C, C1, C2 dan C3 dipanggil; A8, A9, dan B dipanggil langsung sebagai sub unit, karena mereka secara tidak langsung dipanggil dengan memanggil dan menelepon.)


Kesalahan unit di berbagai lingkungan harus dimasukkan ke dalam set kesalahan unit, yaitu, kesalahan DRC yang dilaporkan oleh masing-masing unit harus merupakan hasil dari operasi persimpangan yang ditetapkan. Pohon terbalik mudah untuk menempatkan hasil yang salah di unit yang paling sesuai, sehingga hasil klasifikasi diperoleh sehingga memudahkan untuk memodifikasi. Sebagai contoh, pada Gambar 5 (b), kesalahan D dalam semua invokasi pada level chip harus dilaporkan dalam D. Kesalahan hanya terjadi pada A1, A2, A3 dan A4 yang dilaporkan dalam satuan B. Kesalahan hanya terjadi di A3 dilaporkan dalam unit A.