info@panadisplay.com
Desain Tata Letak Untuk Sirkuit Analog CMOS

Desain Tata Letak Untuk Sirkuit Analog CMOS

Jan 20, 2018

Realisasi sistem teknologi CMOS modern semakin rumit, bekerja lebih cepat dan lebih cepat, dan tegangan kerja lebih rendah dan lebih rendah sambil mengurangi ukuran perangkat menghemat area chip, mengurangi konsumsi daya, meningkatkan kecepatan intrinsik, tetapi modul yang berbeda dengan crosstalk dan desain tata letak non-ideal, sangat membatasi kecepatan dan keakuratan sistem, sehingga desain tata letak merupakan aspek penting dari desain rangkaian analog dari unit rangkaian analog, ada dua prinsip: untuk meminimalkan area chip dan akan mempengaruhi komponen parasit pada kinerja sirkuit turun ke terendah dalam makalah ini terutama memperkenalkan transistor analog dan tata letak rangkaian interdigital simetri. Penjelasan singkat tentang implementasi resistor dan tata letak kapasitor, dan mewujudkan interkoneksi.


1 unit sirkuit CMOS menggunakan metode lipat

Ada resistensi parasit dan kapasitansi di sirkuit MOS yang sebenarnya. Parasit jenis parasit ini terutama ditentukan oleh bentuk gerbang. Karena area gerbang ditentukan oleh desain rangkaian, tidak mungkin untuk mengatur unit tata letak untuk mengurangi kapasitansi gerbang perangkat, tetapi kita dapat mengurangi beberapa kapasitansi parasit lainnya dengan menyesuaikan bentuk set perangkat, seperti PN junction kapasitansi. Untuk sirkuit terpadu analog, karena pengaruh besar dari ukuran kinerja dinamis kapasitansi node dari rangkaian, struktur transistor paralel, tabung MOS dalam rasio panjang lebar yang sama, mengadopsi struktur sumber umum dan daerah drain, sangat mengurangi total area sumber dan drain area, sehingga menurunkan kapasitansi node pada saat yang bersamaan. Mengurangi sumber perangkat MOS dan mengalirkan kapasitor tiang PN persimpangan, untuk meningkatkan karakteristik dinamis dari rangkaian.

1.png


Menurut pengalaman, menggunakan tabung MOS gerbang lipat, lebar setiap jari transistor harus dipilih untuk memastikan bahwa hambatan gerbang transistor kurang dari kebalikan dari transkonduktansinya. Dalam aplikasi kebisingan rendah, hambatan gerbang harus 1 / gm, 1/5 hingga 1/10, dan jumlah tabung MOS paralel juga jumlah interdigits, yang ditentukan oleh lebar saluran W dari perangkat dan saluran lebar pipa MOS ukuran kecil yang sesuai dengan setiap interdigital. Selain mempertimbangkan optimalisasi kinerja perangkat tunggal, aspek rasio tabung MOS ukuran kecil juga harus mempertimbangkan area yang ditempati oleh semua perangkat paralel, persyaratan tata letak tata letak dan pengaruh proses dispersi.


Ketika struktur interdigital diadopsi, indeks garpu yang berbeda memiliki pengaruh yang berbeda pada kinerja sirkuit. 3 jari interdigitated berikut dan 4 struktur perangkat interdigitated diambil sebagai contoh untuk menggambarkan persamaan dan perbedaan antara ganjil dan bahkan interdigits. Seperti yang ditunjukkan pada Gambar 2.

2.png


Struktur perangkat bernomor ganjil sama di area sumber kebocoran, yaitu, kapasitansi sumber yang sama dan kapasitor pengurasan. Untuk struktur perangkat jari bernomor genap, jumlah daerah kebocoran sumber tidak sama, dan perbedaan antara keduanya adalah wilayah aktif. Oleh karena itu, luas total sumber dan salurannya berbeda, sehingga kapasitansi yang sesuai juga berbeda. Saat merancang tata letak, kita harus mempertimbangkan kutub mana yang sensitif terhadap kapasitansi, dan kemudian mengurangi area kutub yang sesuai. Semakin kecil area, semakin kecil kapasitansi.


Dari analisis di atas, dalam desain transistor interdigital, harus sejauh mungkin penggunaan metode interdigital aneh diadopsi untuk transistor ke dalam sejumlah jari-jari paralel transistor, meskipun memiliki keuntungan mengurangi hambatan gerbang, tetapi secara signifikan meningkatkan kapasitansi di sekitar sumber dan menguras wilayah. Untuk jumlah ganjil lipat (indeks fork adalah N), kapasitansi di sekitar dari area sumber drain:

3.png

E adalah panjang area kebocoran, W adalah variabel lebar, dan Cjsw adalah kapasitansi dinding samping dari satuan panjang.


Hal ini ditemukan dari bentuk atas: jika W dari tabung MOS tertentu, untuk mengurangi kapasitansi Cp di sekitar area kebocoran sumber, N dan E harus jauh lebih kecil daripada nilai W. Namun dalam prakteknya, kadang-kadang prinsip ini akan bertentangan dengan pengurangan rasio kebisingan gerbang, dan metode yang sesuai harus diadopsi sesuai dengan aplikasi praktis.


2 Kesalahan dan ketidaksesuaian tabung MOS

Sifat listrik dari perangkat yang identik tidak persis sama setelah selesainya proses dan sifat material dan efek parasit. Oleh karena itu, perangkat individu dan desain tata letak, perangkat harus sepenuhnya memperhitungkan masalah ketidakcocokan dan kesalahan, melalui desain tata letak untuk menghindari atau mengurangi kesalahan ketidakcocokan dan angka 3 (a) dalam pasangan diferensial sebagai contoh, gambar 3 (B) dua MOS dengan arah yang berbeda dari tabung, mudah oleh implantasi ion distorsi geometrik anisotropik yang disebabkan oleh ketidakcocokan. Tata letak yang ditunjukkan pada Gambar 3 (d) adalah struktur sumber umum. Ketika ada bayangan yang dihasilkan oleh sudut injeksi, satu terletak di daerah pembuangan dan yang lainnya terletak di daerah sumber, yang membuat dua tabung MOS tidak cocok. Gambar 3 (c) adalah simetri yang baik.

4.png

Dalam tata letak yang sebenarnya, tabung virtual biasanya ditambahkan ke kedua sisi dengan gambar 3 (d) untuk meningkatkan simetri seperti yang ditunjukkan pada Gambar 4.

5.png

Hal ini penting dalam arah garis dalam simulasi sirkuit CMOS, seperti yang ditunjukkan pada Gambar 5 (a) menunjukkan, ada garis logam bebas melalui sisi M1, yang akan mengurangi simetri, menyebabkan ketidakcocokan yang lebih besar antara M1 dan M2 , untuk mengurangi pengaruh lingkungan, berada di sebelah simetri M2 menempatkan kawat yang sama (atau ditangguhkan), seperti yang ditunjukkan pada Gambar 5 (b) untuk menghindari efek ketidakcocokan pipa MOS dalam arah yang sama, seperti ditunjukkan pada Gambar 6, dapat mengambil prinsip silang komplementer, masing-masing tabung MOS dan tabung MOS ke dalam bilangan genap, kemudian menyeberang ditempatkan, realisasi "tata letak konsentris". Ini memungkinkan kecocokan antara M1 dan M2. Namun mempertimbangkan faktor utama, kabel akan lebih kompleks, dan kesulitan simetri kabel akan lebih besar. Oleh karena itu, hanya di port input penguat operasional presisi tinggi akan bentuk ini diadopsi.

6.png

7.png


3 Pencocokan resistensi dan pencocokan kapasitansi

Tingkat pencocokan dari resistensi polikristalin adalah fungsi dari ukuran geometris. Sebagian besar aturan untuk tata letak perangkat MOS juga berlaku untuk perlawanan. Resistensi proporsi panjang dan lebar ditentukan secara ketat harus terdiri dari unit yang sama resistensi seri atau secara paralel (dengan arah yang sama). Ketika mendesain struktur dengan resistensi proporsional, karakteristik listrik rangkaian terutama terkait dengan akurasi proporsional, tetapi memiliki hubungan fungsi yang lemah dengan keakuratan nilai absolut dari sebuah resistor tunggal. Dalam desain layout, resistor proporsional ini sering menggunakan struktur koneksi matriks untuk mengurangi kesalahan proporsi.


Untuk sirkuit presisi tinggi, tata letak kapasitor harus mengikuti prinsip-prinsip di atas untuk transistor dan resistor. Kesalahan kapasitansi terutama berasal dari kesalahan area dan ketebalan lapisan dielektrik. Jadi ini mirip dengan resistensi proporsional. Ketika setiap kapasitansi kecil dihasilkan oleh kesalahan proses, proporsi kapasitansi dapat tetap tidak berubah.


4 Desain kabel untuk menghilangkan kopling

Kapasitansi antara garis sinyal dapat membentuk efek kopling. Dua kasus berikut memiliki pembentukan kapasitansi:

(1) dua garis sinyal tumpang tindih dalam lapisan yang berbeda untuk membentuk kapasitor yang tumpang tindih.

(2) dua garis sinyal sejajar dengan lapisan yang sama, membentuk kapasitansi paralel.

Hal ini dimungkinkan untuk mengurangi tumpang tindih kapasitansi dan kapasitansi paralel dengan mengurangi area tumpang tindih dan panjang paralel antara konduktor, dan untuk menghubungkan konduktor dengan grounded atau potensial tetap antara dua konduktor paralel untuk melindungi crosstalk di antara mereka.


Efek resistensi dari saluran listrik juga menyebabkan kopling, membuat tegangan tidak stabil dan membentuk kebisingan, dan saluran listrik dapat dipersingkat atau diperlebar untuk mengurangi hambatan.